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利用双PLL和DDS技术实现高速跳频的改进

发布时间:2019-06-15 20:24 来源:未知 编辑:admin

  飞行器制导接收机的任务是在飞行过程中不断接收导引指令, 保证飞行器沿预定轨道飞行。由于对抗干扰、抗截获性能的严格要求, 飞行器制导系统的通信体制目前都在向快速跳频(FH) 的方向发展。同时由于制导接收机搭载在飞行器上, 其体积和功耗受到了严格的限制。一般而言, 根据跳频源的不同, 传统的快速跳频接收机主要有两种实现方案: 一种是基于多锁相环(PLL) 频率合成跳频源的方案, 其主要优点是可工作在高的本振频率, 且功耗较低, 缺点是受限于环路锁定时间而难以实现高速跳频; 另一种是基于直接数字频率合成(DDS)跳频源的方案, 其主要优点是频率转换时间短、容易实现高速跳频, 缺点是DDS 输出频率低, 要工作在高的本振频率必须经过变频, 这样就使其结构复杂, 且功耗较高。另外, 由于DDS 输出杂散抑制差, 接收机的性能也受到一定影响。

  本文提出了一种利用接收机前端双PLL 和基带DDS 共同实现高速跳频的改进设计方案, 给出了一种基于高速跳频体制的飞行器制导接收机方案, 实验结果表明, 改进方案较好地解决了本振泄漏问题和I、Q 两个通道的平衡问题, 提高了系统性能。

  飞行器制导系统的主要特点是必须具有优良的抗干扰、抗截获性能, 同时制导接收机的体积和功耗严格受限。

  采用直接序列(DS) 扩频/快速跳频混合扩频体制是提高抗干扰、抗截获性能的有效途径。直接序列扩频信号具有较好的抗宽带干扰能力, 而快速跳频信号具有较好的抗窄带干扰能力,DS/FH 混合扩频体制在同时兼容DS 系统和FH 系统抗干扰、抗截获能力的同时还克服了单纯DS 系统的远近效应问题。跳频速率对DS/FH 混合扩频系统的抗干扰、抗截获能力具有决定性的影响。

  制导通信系统采用了FH/DS/MSK 混合扩频调制体制。其主要性能指标如下:

  为了满足体积和功耗的要求, 制导接收机放弃了“DDS 跳频+ 二次变频” 的超外差方案, 而采用“ 双PLL跳频+基带数字跳频” 的直接下变频方案, 利用双PLL频率合成和基带数字部件共同实现76 000 跳/s 的跳频速率。整个接收机包括射频前端、基带数字信号处理和电源部分, 其体积为120 mm×60 mm×30 mm。

  利用双PLL 和基带数字部件共同实现高速跳频的方法是分组实现跳频, 即将200 MHz 频带内的跳频频点分成若干组,也即若干个子频带,每个子频带带宽40 MHz,包含40 个跳频频点(频点间隔1 MHz) 。子频带之间可以重叠或不重叠。首先由双PLL 实现2 000 跳/s 的子频带跳变, 再由DDS 在0.5 ms 时间间隔内实现子频带内40个频点间的38 次跳变, 实现76 000 跳/s 的跳频速率。

  接收机采用直接下变频拓扑结构, 将接收到的射频调制信号直接进行一次性下变频解调, 从而得到基带输入信号。由于省去了中频变换环节, 能够大大减少外围元器件数量、印制电路板面积和功耗, 但需要解决好本振泄漏问题和正交数据解调时I、Q 两个通道的平衡问题。

  跳频频率范围为1.7 GHz~1.9 GHz 的射频调制信号从天线输入, 其输入电平范围约为-97 dBm~-27 dBm。

  为了降低整机的噪声系数, 首先经过低噪声放大器进行适当增益放大, 再经过中心频率为1 . 8 GHz 、带宽为200 MHz 的带通滤波器抑制带外噪声后送给具有自动增益控制功能的射频放大器放大, 然后进行直接下变频, 其中AGC 电压取自下变频信号的检波输出。下变频电路带有对本振进行45 移相的功能部分, 直接下变频后输出正交的两路基带信号, 经过低通滤波和放大后送给A/D 变换器, 其幅度可通过AGC 起控点的调节来控制, 以满足A/D 变换器的要求。基带数字信号处理部分由300 万门的FPGA 构成, 完成跳频同步、DS 解扩、MSK解调和信道解码等功能。

  FPGA 产生跳频同步控制信号和ADC 采样时钟, 与MCU 通过高速SPI 接口和外部中断接口进行控制信息的交换。MCU 接收到起跳时间和预置频率的初值后, 控制频率综合器产生所需的本振信号, 送给下变频器。为了满足高速跳频的要求, 采用双PLL 频率综合器, 以完成2 000 跳/s 的频率跳变。

  噪声系数主要取决于射频前端第一级的增益或损耗。根据目前低噪声放大器的实际器件水平, 考虑接头和馈线损耗, 可取接收机噪声系数为NF1.5 dB。

  不考虑DS 扩频的因素, 则码速率Rb为5 Mb/s ( 也即直扩后码片速率)。取成形滤波的滚降系数=0.35 , 则实际中频带宽为:

  需要说明的是频率合成器相位噪声对接收机灵敏度的影响。相位噪声会限制接收机的信噪比, 降低数字解调器的性能。当相位噪声恶化到一定程度时, 即使不断增大信噪比, 系统误码率也是不归零的, 而是趋向于一个门限。这时接收灵敏度已不再满足公式(3) 。

  根据实际工程项目要求, 信号视距传输距离d 的范围为:100 md80 km。

  动态范围为59 dB。实际设计时要留有抗衰落余量,根据所选器件的动态范围为69.5 dB, 可取接收信号电平范围为-97.6 dBm~-28.1 dBm。接收机各部分的增益预算将按此电平范围来进行。

  对高速跳频信号而言,AGC 瞬态特性是一个非常关键的指标, 必须减小电路时间常数, 以保证能够及时跟踪输入信号幅度的变化。具体措施是减小VGA 控制输入端的滤波电容值。

  射频前端跳频同步后的I /Q 基带信号带宽约为20 MHz , 基带低通滤波器采用5 阶LC 椭圆函数滤波器的形式,L 、C 的值要精心选取, 以满足I 、Q 通道平衡和相位误差的要求。基带放大器采用AD8347 内部集成的放大器, 能够保证正交通道幅度的平衡。最终输出幅度可通过AGC 起控点的调节来控制。基带低通滤波器的纹波为0.3 dB, 放大器增益为30 dB。图9 是基带低通滤波器的频率响应特性。

  基带数字信号处理算法均由FPGA 完成。图10 是基带数字信号处理的基本算法框架。

  针对实际工程项目的需要, 本文提出了利用双PLL和基带数字部件共同实现高速跳频的改进方案, 确定了制导接收机相关指标参数, 采用“ 双PLL 跳频+基带数字跳频” 的直接下变频方案实现了76 000 跳/s 的高速跳频, 同时兼顾了系统对体积和功耗的限制要求。设计的高速跳频制导接收机较好地解决了本振泄漏问题和I、Q 两个通道的平衡问题, 提高了系统性能。

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